صفحه محصول - پاورپوینت زبان توصيف سخت افزارVHDL برنامه‌ی‌آزمون (Testbench)

پاورپوینت زبان توصيف سخت افزارVHDL برنامه‌ی‌آزمون (Testbench) (pptx) 16 اسلاید

دسته بندی : پاورپوینت

نوع فایل : PowerPoint (.pptx) ( قابل ویرایش و آماده پرینت )

تعداد اسلاید: 16 اسلاید

قسمتی از متن PowerPoint (.pptx) :

زبان توصيف سخت افزارVHDLبرنامه‌ی‌آزمون (Testbench) مراحل طراحی یک سیستم دیجیتال توصیف طرح بوسیله‌ی یکی از زبان‌های HDL شبیه‌سازی پیش از سنتز کامپایل و سنتز شبیه‌سازی پس از سنتز پیاده سازی بصورت ASIC برنامه ریزی روی FPGA تولید Netlist برای هر دو شبیه سازی نیازمند TestBench هستیم مراحل طراحی یک سیستم دیجیتال Figure 1.3 HDL Based Design Flow شبیه سازی (با Testbench یا شکل موج) شبیه سازی: تولید داده های ورودی و مشاهده نتایج این کار توسط یک کد VHDL که به آن Testbench گفته می‌شود انجام می‌شود. شکل پایین را قبلا در Quartus داشتیم شکل بالا در محیط ModelSim انجام می‌شود شبیه سازی بر اساس بستر آزمون ((Testbench نوشتن یک بسترآزمون ساده (مثال 1:NAND) توصیف طرح و ذخیره ی آن در یک فایل مجزا نوشتن یک بسترآزمون ساده (مثال 1:NAND) نوشتن بسترآزمون و ذخیره‌ی آن در یک فایل مجزا Testbench ورودی خروجی ندارد یک نمونه از طرح در Testbench جایگذاری شود استفاده از دستورات انتساب همروند برای تولید شکل موج ورودی برای نمونه طرح Now به زمان جاری شبیه سازی اشاره می‌کند نتایج شبیه‌سازی (مثال 1:NAND) نتایج شبیه‌سازی (مثال 1:NAND)